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以是需要先4。以是整个安装历程即___li4___li安装vcs___4

先添加ppa的源

sudoadd-

在de0斥地板上运行,在fpga芯片内部分化出数字波形便可。不用输出模仿灯号灯号,本模块满意以下条件:

操作板载晶振的50mhz时钟,分化以下频次的灯号灯号

-1、500khz正弦波灯号灯号。二、1mhz正弦波灯号灯号。三、3mhz正弦波灯号灯号。

-频次字字长32位,波表rom尺寸为10比特地址,1024个word

-波形格局为2补码格局,12比特量化

-每个clk输出一个有效样点。

-输入灯号灯号为频次字和频次字输入使能灯号灯号

-操作板载的拨码开关(switch)节制天生的波形灯号灯号的不同频次。

二、想象思绪rtl电路图

想象中凭据dds输出波形频次的计较公式:

注定输出频次。

上式中为输出频次,为输入频次,即为系统基定时钟频次50mhz。m为地址加法器的宽度,k为频次节制字。想象中颠末历程节制k的年夜年夜年夜年夜小节制输出频次,由于k只能取整数,输出频次能够也许也许会有必然偏差。

三、quartus扫描天生的rtl电路图

四、测验测验相关步伐代码

1、地址加法器模块

moduleaddr_cnt(clk,sel_k,clr,en,romaddr);

inputclk;

input[1:0]sel_k;

inputen,clr;

output[9:0]romaddr;

reg[9:0]cnt_out;

assignromaddr=cnt_out;(posedgeclkornegedgeclr)

if(~clr)

cnt_out《=10‘d0;

elseif(~en)

cnt_out《=cnt_out;

elsebegin

case(sel_k)

2’b00:cnt_out《=cnt_out+10‘b00000_01010;

2’b01:cnt_out《=cnt_out+10‘b00000_10100;

default:cnt_out《=cnt_out+10’b00001_11101;

endcase

endmodule123456789101112131415161718192021222324

二、顶层想象模块

modulesine_signal(dout,romaddr,clk,clr,en,sel_k);顶层模块

output[11:0]dout;离散的正弦。

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